铜混合接合技术的创新突破：
三维集成电路与先进封装的关键技术
陈冠能 教授、刘昱论
阳明交通大学 电子研究所
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前言 |
三维集成电路（3D IC）技术正逐渐成为推动半导体产业创新的关键技术，随着人工智能（AI）、高效能运算（HPC）、5G通讯和物联网（IoT）等应用的发展，传统的摩尔定律（Moore’s Law）已趋于饱和，使得透过平面微缩提升性能的方式面临物理极限，而3D IC则透过垂直堆叠多个芯片或晶圆来突破这一限制，实现更高的运算效能、更低的功耗以及更紧密的系统整合。与传统的2D IC相比，3D IC能显著缩短芯片内部与芯片间的互连距离，大幅降低寄生电阻与寄生电容，进而提升讯号传输速度、减少功率损耗并提升整体带宽，使其成为高带宽内存（HBM）、AI加速器，以及数据中心等应用的理想选择。此外，3D IC技术还能促进异质整合，使不同工艺节点、不同材料甚至不同功能的组件能够在单一封装内协同运作，例如将处理器（CPU/GPU）、内存（DRAM）、射频（RF）与传感器（Sensors）等异质芯片整合于一个紧凑的封装内，不仅提升系统性能，还能优化成本与提升设计弹性 [1], [2]。
随着对更高运算性能、更低延迟，以及更高能效电子组件的需求不断增长，半导体产业正快速地迈向三维集成电路技术。为了满足更低功耗以及更高输入/输出（I/O）密度的需求，推动了集成电路（IC）互连技术的不断演进。传统上，覆晶（Flip-chip）技术利用锡球（Solder bumps）作为高效能芯片与封装之间的标准互连方式，其间距通常超过100 µm [1]。然而，这种大间距的锡球互连方式存在寄生电阻与寄生电容效应，导致讯号衰减与能量消耗增加，进一步影响讯号完整性与功耗效率，最终限制整体系统的性能 [3]。为提升整合密度并实现高带宽内存（HBM）堆叠及其他先进封装应用，业界转向了微凸块（Microbump）技术，其间距缩小至10–50 µm。然而，微凸块仍面临根本性挑战，例如电迁移（Electromigration, EM）、接触电阻增加，以及由底部填充胶（Underfill）引起的可靠度问题，这些问题阻碍了互连技术的进一步微缩 [4]。
为解决这些挑战，混合接合技术（Hybrid bonding）应运而生，成为突破性的解决方案。该技术能够在10 µm以下的间距实现直接的铜对铜接合（Cu-to-Cu bonding）与介电材料对介电材料之接合（Dielectric-to-dielectric bonding），消除了对焊锡的需求，大幅降低互连的寄生效应，并显著提升讯号完整性与功耗效率 [5], [6]。近期在晶圆对晶圆（W2W）与芯片对晶圆（D2W）混合接合技术方面的进展，已将互连间距推进至次微米级（Sub-micron），这对于高密度三维系统单芯片（3D-SoC）架构的实现至关重要，并可进一步拓展于需要高带宽、低延迟数据传输的应用，包括人工智能（AI）加速器、数据中心架构以及先进的行动处理器 [7], [8]。此外，混合接合优异的热稳定性与机械稳定性，使其能够促进异质整合，使不同材料与功能组件能够无缝地整合于紧凑且高效能的系统架构中 [9]。
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发展轨迹 |
混合接合可用于堆叠两个结构，例如芯片、晶圆和基板，每个结构皆由金属与周围的介电材料组成，在混合接合过程中，金属材料和介电材料各自分别进行接合。虽然目前混合接合已被视为3D IC整合的最终技术之一，然而，在混合接合发展之前，最早的3D IC整合技术由铜对铜（Cu-to-Cu）接合技术所开始的。1999年至2002年间，麻省理工学院（MIT）的Reif研究团队提出了一种晶圆级3D整合方案，其中包括使用载体晶圆（Si carrier）、减薄技术 (Thinning Technology)以及铜对铜直接接合，如图1所示 [1]。为了避免对晶圆内的组件造成热损伤，铜对铜接合的最高温度被限制在400°C，以符合CMOS工艺的热预算。2001年，陈冠能教授在Reif团队中证明了铜对铜接合可在400°C下成功进行，并且其接合界面完全消失，证明了该技术的可行性 [10]。如图2所示，其热压接合条件为400°C和400 mbar，持续30分钟，之后在氮气（N₂）环境下以400°C进行30分钟的退火 [11]。而此400°C的接合温度后来持续应用于接续发展的混合接合工艺。
图1. 三维集成电路的范例 [1] |
图2. 经过 30 分钟接合后的 Cu-Cu 接合 [10] |
2000年至2005年间，陈冠能教授发表了大量关于铜对铜接合的研究，包括形态演变、接合强度、接合参数准则以及电性特性 [11-14]。测试结果显示，良好的铜对铜接合结构的平均接触电阻约为1×10⁻⁸ Ω−cm²，最低可达到1.2×10⁻9 Ω−cm² [14]。2006年，陈冠能教授在IBM工作期间，进一步于国际半导体重要会议IEDM发表了关于铜对铜接合的综合研究，涵盖了结构设计和图案考虑 [15]。但在原始的铜对铜接合方案中，铜周围并无其他材料，有可能导致潜在的可靠性问题，例如铜腐蚀或是整体接合强度不足。虽然这些问题可以使用底部填充胶来填补铜接合界面的间隙，但由于铜垫的高度仅为几微米，此方法极具挑战性。此外，底部填充胶的方法仅适用于芯片级接合，而不适用于晶圆级接合。
为了解决这些问题，研究人员提出了一种直觉性的解决方案，即在铜对铜接合前加入周围的介电材料。适当的介电材料包括二氧化硅（SiO₂）或高分子材料。理想的接合情境是同时实现铜对铜与介电材料对介电材料的接合。2005年，RPI的Gutmann与Lu团队成功展示了200mm晶圆级Cu/BCB（benzocyclobutene）热压接合技术，使用10,000 N的压力，在250°C下进行30分钟，随后升温至350°C再持续30分钟，如图3所示 [16]。该技术在同年被正式命名为「混合接合（Hybrid Bonding）」 [17]，自此，研究人员开始发展基于Cu/Polymer (聚合物）和Cu/SiO₂结构的理想混合接合技术。为了利用聚合物的顺应性（compliance），IBM科学家开发了一种「锁与钥（Lock-and-Key）」混合接合结构，其中顶层晶圆的铜垫/铜柱结构充当「锁」，而底层晶圆上的聚合物（如聚酰亚胺）则具有较大孔洞，充当「钥匙」，以容纳铜垫/铜柱状结构。如图4所示，该300mm晶圆级接合方案已成功展示，并且利用钨穿硅通孔（W TSV）将接合与研磨后的晶圆导通至外部 [18]。
图3. Cu/BCB 混合接合的首次展示[16] |
图4. 采用 Lock-n-Key 技术的Cu/Polymer 混合接合展示 [18] |
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图5. Cu/SiO₂ 混合接合示意图 [20] |
基于IBM的研究经验与成果，陈冠能教授在加入阳明交通大学后与IBM前同事合作，成功展示了基于「锁与钥」方案的300mm晶圆级Cu/SiO₂混合接合，并完成了可靠性测试 [19], [20]。如图5所示，热压接合条件为400°C，持续1小时，施加10,000 N压力，在2×10⁻⁴ torr的真空环境中进行。 |
在考虑热压Cu/SiO₂混合接合时，最理想的方式是直接使用镶嵌式（damascene）铜与其旁边的二氧化硅介电材料作为接合介质。然而，由于镶嵌工艺的特性，铜表面通常会有凹陷，深度可达50 nm，具体数值取决于铜垫尺寸。以图6为例，铜表面大约低于二氧化硅表面20 nm [21]。即便如此小的凹陷，仍会导致铜接合的表面形貌不佳，因为较硬的二氧化硅表面会先接触，阻碍铜垫中央的接触。因此，开发基于镶嵌式结构的混合接合便成为一个重大挑战，这个问题大约在20年前就已经被提出。有趣的是，镶嵌式铜的独特特性反而促使研究人员开发了另一种混合接合技术，即「直接接合互连（Direct Bond Interconnect, DBI）」。虽然DBI最初并未使用「混合接合」这个术语，但其核心概念是一致的：两个具有凹陷铜垫且周围包覆二氧化硅的晶圆或芯片，首先透过氧化物对氧化物（Oxide-to-oxide）接合在室温下贴合。随后，在铜对铜接合温度（如400°C）的退火过程中，由于铜的热膨胀系数（CTE）大于二氧化硅，会导致铜的凹陷填充，最终形成铜垫的膨胀接触与接合，如图7所示 [22]。
值得注意的是，该方法在铜对铜接合时不需要施加压力或使用真空环境，使其具备量产的潜力。此外，氧化物对氧化物接合可在室温下完成，与热压接合相比，其工艺时间大幅缩短，产能也会更高。
图6. Cu/SiO₂ 表面形貌 [13] |
图7. 基于 DBI 的混合接合过程示意图 |
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图8. 使用混合接合的堆叠 CIS 横截面示意图 [22] |
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目前技术成果与现况 |
如同其他业界的努力，imec研究团队亦积极开发混合接合技术。与传统材料不同，imec使用氮化硅碳（SiCN）作为介电材料，氮化硅碳是一种广泛应用于后段互连（BEOL）的材料，具有极低的表面粗糙度（CMP后仅0.1 nm），且氮化硅碳对氮化硅碳的接合能量极高。近期，imec的E. Beyne团队成功展示了晶圆级混合接合，间距达400 nm，铜垫尺寸仅为200 nm，如图9所示 [23]。这些细间距混合接合结果展示了透过三维集成电路整合来实现高密度互连的可能性。
 图 9. 400nm间距混合接合互连 [23] |
由于接合温度与应力、翘曲以及组件性能密切相关，虽然400°C接合温度符合CMOS热预算，但开发更低温的接合技术仍然是关键课题。铜对铜接合通常需要300-400°C的高温，主要原因在于铜表面存在氧化层，这层氧化物会阻碍来自两个基板的铜原子的互相扩散。因此，必须提供足够高的温度来促进铜原子的扩散与晶粒成长，进而实现接合。陈冠能教授的研究团队成功展示了一种利用金属钝化层（Metal passivation layer）来进行低温铜对铜接合的技术。透过在铜表面沉积一层极薄（约10 nm）的金属钝化层，可以有效防止铜氧化，如图10所示 [24]。
在此技术中，当使用特定金属作为钝化层时，在接合过程中，铜原子会倾向于穿透该薄钝化层的晶界扩散并到达接合界面。此时，来自两个基板的铜原子因尚未受到氧化影响，因此能够顺利形成接合结构。值得注意的是，这一现象仅发生于特定金属，如金、银、钯和钛等。此外，研究还显示，铜原子扩散的途径主要透过钝化层的晶界，而钝化层的厚度与表面粗糙度是影响接合成功与否的关键因素。在此铜对铜接合的平台中，透过适当控制钝化层的厚度与表面粗糙度，已成功实现接近室温的40°C接合温度，并可透过后续退火来增强接合强度 [25]。一般而言，基于金属钝化的铜对铜接合技术已在晶圆对晶圆（W2W）与芯片对晶圆（C2W）两种规模上成功展示，且接合温度可低于150°C。如图11所示，透过金属钝化层的Cu/SiO₂混合接合技术，不仅展现出卓越的可靠性，亦具备良好的电性性能 [26]。除了可以以最低温的接合温度实现外，更重要的是，金属钝化层其原理来自表面的金属薄膜保护，并未刻意改变铜材料的晶粒与晶向，因此在应用上将不会受到尺寸微缩的限制。
图10. 金属钝化层之Cu 对 Cu 接合示意图 [24] |
图11. Cu/SiO2 混合接合与各种金属钝化层 [21] |
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未来趋势与结论 |
由于混合接合通常与高效能运算（HPC）及高带宽内存（HBM）技术节点相关，因此具有高良率与高可靠性的多芯片堆叠将成为标准需求。然而，由于堆叠涉及多个薄化芯片，且混合接合过程伴随温度升高，会在接合系统中产生显著应力与翘曲（warpage），进而影响后续工艺与封装。因此，开发低温混合接合技术是一个关键挑战。此外，选择适合的混合接合材料（特别是介电材料）对于决定适当的接合方法（如DBI或TCB）也至关重要。例如，SiCN已被成功应用于混合接合，而各种聚合物材料也被提出，以降低接合温度与加工时间。此外，业界也在探讨替代铜的材料，以实现更低温的接合。最后，一个精密的混合接合设备无疑是确保成功接合结果的关键因素。除了需要高度无尘的接合环境外，接合过程中的表面状况与颗粒控制高度依赖于接合设备的性能。此外，对准精度（alignment accuracy）对于混合接合的铜垫间距与尺寸控制至关重要。在未来的逻辑与内存堆叠应用中，由于互连密度的提高，次微米级的对准误差控制已成为基本需求。因此，混合接合设备的精度与性能至关重要。
过去二十年间，混合接合技术已在三维集成电路与先进封装领域取得了显著突破。随着铜对铜接合与DBI接合的发展，该技术已被广泛应用于晶圆对晶圆与芯片对晶圆工艺，推动了持续的技术创新。混合接合持续突破系统小型化、性能与效率的极限。低温混合接合与精细间距互连等关键技术的发展，已解决许多挑战，并满足了先进半导体系统的严苛需求。展望未来，材料开发、接合与CMP设备的改进，以及新的接合方法，将在克服剩余挑战方面发挥关键作用，例如降低成本、提升良率、减少翘曲以及管理多芯片堆叠应力。透过解决这些关键问题，混合接合技术将在高密度、低功耗与高可靠性的半导体设备发展中扮演重要角色。
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